Senior Solution Architect

Technology, Data & Digital · Software & Web Development · Software Engineering

In short

Wir suchen einen "Physical Design Chip Lead" mit umfassender Erfahrung in der Leitung des vollständigen digitalen Implementierungs- und Tape-out-Prozesses für SoCs. Die Rolle umfasst die technische Ausführung (RTL-zu-GDSII) und die Projektleitung zur Risikosteuerung und zur Überbrückung der Lücke zwischen Architektur und Siliziumfertigung.

Responsibilities

Führen Sie die Ausführung des gesamten hierarchischen RTL-zu-GDSII-Physical-Design-Flows, einschließlich Synthese, Floorplanning, Place & Route (PnR), Clock Tree Synthesis (CTS), Timing Closure und Physical Verification.
Definieren Sie die Strategie für die physische Implementierung, planen Sie Meilensteine und weisen Sie Ressourcen für Block- und Full-Chip-Integrationsaufgaben zu. Identifizieren und mindern Sie frühzeitig technische oder zeitliche Risiken.
Arbeiten Sie mit SoC-Architekten zusammen, um frühzeitige Machbarkeitsstudien durchzuführen. Treiben Sie Top-Level-Floorplanning, Makrointegration und Full-Chip-PDN-Definitionen voran.
Legen Sie strenge Sign-off-Kriterien und -Methoden für das Projekt in allen Bereichen fest: Static Timing Analysis (STA), Electromigration und IR Drop (EMIR), Low Power Compliance (VCLP/UPF) und Physical Verification (DRC/LVS/ERC).
Führen Sie den letzten Abschluss-Push für die Full-Chip-Datenbank durch, überprüfen Sie Waiver, überprüfen Sie Engineering Change Orders (ECOs) und autorisieren Sie die endgültige Tape-out-Freigabe.
Leiten, betreuen und führen Sie technische Überprüfungen für Physical-Design-Ingenieure auf Junior- und Mid-Level durch, um die technischen Fähigkeiten des Teams zu verbessern.

Requirements

Nachgewiesene Erfolgsbilanz in der Leitung oder Co-Leitung komplexer Full-Chip-SoC-Tape-outs.
Beherrschung des Kern-Flows: Synopsys (Fusion Compiler, IC Compiler II, PrimeTime, StarRC, VC LP) oder Cadence (Innovus, Tempus, Quantus, Pegasus, Voltus).
Erfahrung mit Tape-outs auf Sub-7-nm-FinFET- oder GAA-Knoten (z. B. TSMC/Intel/Samsung N5, N3, N2) mit strengen Designregeln und komplexen Multi-Patterning-Layouts.
Erfahrung mit fortschrittlichen Clock-Tree-Architekturen, hierarchischen UPF-Low-Power-Designs und Chip-Package-Co-Design.
Kenntnisse in TCL/Python/Shell.

Benefits

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Skills

RTLGDSIIfloorplanningsynthesisplace & routeclock tree synthesistiming closurephysical verificationSTAEMIRUPFDRCLVSERCDFTSignal IntegrityPower IntegrityFusion CompilerIC Compiler IIPrimeTimeStarRCVC LPInnovusTempusQuantusPegasusVoltusFinFETGAATCLpythonShell

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