Senior Solution Architect

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In short

Der Senior Solution Architect ist für die systemweite Architektur des Chips verantwortlich, einschließlich der Partitionierung in Subsysteme, der Zuweisung von Budgets und der Entscheidungsfindung bei konkurrierenden Anforderungen. Die Rolle erfordert mindestens 20 Jahre Erfahrung im SoC/ASIC-Design und die nachgewiesene Verantwortung für die Architektur eines ausgelieferten SoCs.

Responsibilities

Übersetzen von Produkt-/Marktanforderungen in eine Systemarchitekturspezifikation: Blockdiagramm, Subsystemgrenzen, Topologie des Verbindungsnetzes (NoC/Bus), Speicherhierarchie und Partitionierung von Takt-/Stromversorgungsdomänen.
Entscheiden, was kundenspezifische Siliziumschaltungen, lizenzierte IP oder wiederverwendete Blöcke aus früheren Designs sind, und Definieren von Schnittstellenverträgen (Protokolle, Timing, Stromsequenzierung) zwischen den Partitionen.
Besitzen der SoC-Level-Floorplan-Intention (Makroplatzierungszonen, I/O-Planung, Hierarchie von physischen Blöcken) in Zusammenarbeit mit den Leads für das physische Design.
Besitzen der Top-Down- und Bottom-Up-Budgetzuweisung für Fläche, Leistung (dynamisch/Leckage), Timing (Frequenzziele pro Domäne) und Kosten (Chipgröße, Paket, Testzeit) über alle Blöcke hinweg.
Leiten und Vermitteln von Tradeoff-Studien (z. B. Leistung vs. Stromverbrauch vs. Fläche, Cache-Größe vs. Latenz, IP-Wiederverwendung vs. kundenspezifisches Design) und Treffen/Besitzen der endgültigen Entscheidung, wenn Teams uneins sind.
Führen von Architektur-Review-Boards; Antreiben von Sign-off-Meilensteinen (Architektur-Freeze, Mikroarchitektur-Freeze, Floorplan-Freeze).
Besitzen des Risikoregisters für architektonische Entscheidungen und Antreiben von Notfall-/Minderungsplänen (z. B. Fallback-IP-Optionen, Spin-Pläne).
Dienen als primärer technischer Eskalationspunkt, wenn Subsystem-Teams Schnittstellen- oder Budgetkonflikte untereinander nicht lösen können.
Schnittstelle zum Produktmanagement/Marketing zur Kommunikation technischer Kompromisse in Geschäftsbegriffen (Kosten, Zeitplan, Leistungsauswirkungen).
Besitzen und Pflegen der Architektur-Spezifikationsdokumentationssätze als einzige Wahrheitsquelle während des Programmlebenszyklus.
Sicherstellen, dass architektonische Entscheidungen und deren Begründungen für das Post-Silicon-Debugging, die Planung von Derivaten der nächsten Generation und den Wissenstransfer dokumentiert werden.

Requirements

M.S./Ph.D. in EE/CE oder gleichwertige Erfahrung; 20+ Jahre im SoC/ASIC-Design mit zunehmend leitenden Architekturrollen.
Nachgewiesene Erfahrung in der Verantwortung für die Vollchip-Architektur für mindestens einen ausgelieferten SoC (oder eine wichtige Subsystemarchitektur auf einem groß angelegten SoC).
Starkes Verständnis des digitalen Designs, von Low-Power-Designtechniken, der Speicher-/Interconnect-Architektur und der Einschränkungen des physischen Designs (damit Kompromisse auf realen Implementierungsdaten basieren und nicht nur auf Theorie).
Nachgewiesene Fähigkeit, unter Zeit-/Kostendruck Entscheidungen mit hohen Einsätzen zu treffen und zu verteidigen und diese über technische und geschäftliche Zielgruppen hinweg zu kommunizieren.

Desired Qualifications

Erfahrung mit mehreren Prozessknoten und mehreren Endmärkten (Mobilgeräte, Automobil, Rechenzentrum, Edge-KI).
Hintergrund, der sowohl Hardware- als auch Software-/Firmware-Architektur umfasst (nützlich für HW/SW-Co-Design-Tradeoffs).
Erfahrung mit formalen System-Level-Performance-/Power-Modeling-Tools (z. B. Architektursimulatoren, Power-Estimation-Frameworks).

Benefits

HCLTech ist ein globales Technologieunternehmen mit über 230.000 Mitarbeitern in 60 Ländern.
Wir liefern branchenführende Fähigkeiten, die auf Digitalisierung, Engineering, Cloud und KI konzentriert sind.
Konsolidierte Umsätze zum 30. September 2026 beliefen sich auf 14,8 Milliarden US-Dollar.

Skills

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