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Senior Solution Architect

Technology, Data & Digital · Software & Web Development · Software Engineering

In short

Wir suchen einen erfahrenen Clocking/Constraints/STA Lead für unser Physical Design Team. In dieser Führungsrolle sind Sie für Ihre technische Expertise und die Betreuung eines Ingenieurteams zur Erzielung einer außergewöhnlichen Timing-Schließung für unsere IC-Designs verantwortlich. Der Full Chip Static Timing Analysis (STA) Engineer stellt sicher, dass ein gesamter System-on-Chip (SoC) alle Geschwindigkeits- und Leistungsanforderungen unter allen Betriebsbedingungen erfüllt, ohne vollständige logische Simulationen auszuführen.

Responsibilities

  • Leitung der Entwicklung und Implementierung umfassender Clocking-Strategien für Hochleistungs-ICs.
  • Definition und Verwaltung von Timing-Constraints während des gesamten Designablaufs, um eine genaue und konsistente Timing-Analyse zu gewährleisten.
  • Durchführung fortgeschrittener Static Timing Analysis (STA) mit branchenüblichen Werkzeugen, Identifizierung potenzieller Timing-Verletzungen und Engpässe.
  • Entwicklung und Wartung robuster Clock Tree Synthesis (CTS)-Methoden für optimale Clock-Verteilung und Skew-Kontrolle.
  • Treiber für die Erstellung und Ausführung eines umfassenden Verifikationsplans für Clock Domain Crossing (CDC).
  • Zusammenarbeit mit Design-Ingenieuren, Layout-Ingenieuren und anderen Physical-Design-Teams zur Bewältigung von Timing-Closure-Herausforderungen.
  • Mentoring und Coaching von Junior-Ingenieuren, Förderung ihres Wachstums und ihrer Expertise in den Bereichen Clocking, Constraints und STA.
  • Führung der Evaluierung und Implementierung neuer Werkzeuge und Methoden zur Verbesserung der Effizienz der Timing-Closure.
  • Entwicklung und Wartung umfassender Dokumentation für Clocking-, Constraint- und STA-Praktiken innerhalb des Teams.

Requirements

  • Mindestens 15 Jahre Erfahrung in Clocking, Constraints und STA für digitales IC-Design.
  • Verständnis von On-Chip Variation (OCV/POCV), Clock Tree Architektur, Parasitic Extraction (SPEF) und Gate-Level-Netlisten.
  • Nachgewiesene Führungserfahrung in der Verwaltung und Motivation eines Teams von Ingenieuren.
  • Tiefgreifende Kenntnisse der digitalen Designprinzipien, Timing-Analyse-Methoden und Clock Tree Synthesis-Techniken.
  • Expertenkenntnisse in branchenüblichen STA-Tools (z. B. Synopsys PrimeTime, Mentor Questa Timing Analyzer).
  • Starkes Verständnis der Konzepte und Methoden der Verifikation von Clock Domain Crossing (CDC).
  • Ausgezeichnete Kommunikations-, Kollaborations- und zwischenmenschliche Fähigkeiten.
  • Fähigkeit, strategisch zu denken, komplexe Timing-Closure-Probleme zu lösen und fundierte technische Entscheidungen zu treffen.
  • Nachgewiesene Fähigkeit, mehrere Projekte zu verwalten und aggressive Fristen in einem schnelllebigen Umfeld einzuhalten.

Desired Qualifications

  • Master-Abschluss in Elektrotechnik, Computertechnik oder einem verwandten Bereich (bevorzugt) oder Bachelor-Abschluss mit umfangreicher Erfahrung.

Benefits

  • Consolidated revenues as of 12 months ending June 2026 totaled $14.8 billion.

Skills

ClockingTiming constraintsStatic Timing Analysis (STA)Synopsys PrimeTimeMentor Graphics QuestaInnovusOn-Chip Variation (OCV)POCVClock tree synthesis (CTS)Parasitic extraction (SPEF)Gate-level netlistsClock domain crossing (CDC)
#Solution Architect#Clocking#Constraints#STA#Physical Design#IC Design#Timing Closure#Digital IC Design#SoC#Leadership#HCLTech
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Company

HCLTech

Job Posted

3 days ago

Employment Type

Full Time

Work mode

On Site

Experience Level

Senior

Locations

Bangalore, India

Chennai, India

Hyderabad, India

Noida, India

Qualification

Master, Bachelor

Applicants

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