Senior Solution Architect

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In short

Der DFT-Architekt ist verantwortlich für die Definition, Steuerung und Überwachung der gesamten Design-for-Test (DFT)-Strategie für komplexe SoCs. Die Rolle umfasst die DFT-Architektur von der Machbarkeit bis zum Silizium-Bring-up und stellt Testbarkeit, Herstellbarkeit, Qualität, Abdeckung, Termineinhaltung und Kundenakzeptanz sicher. Der Architekt dient als technische Autorität für alle DFT-bezogenen Entscheidungen und arbeitet eng mit verschiedenen Teams zusammen.

Responsibilities

Definieren der SoC-Level DFT-Architektur und Teststrategie.
Erstellen von DFT-Spezifikationen und Implementierungsrichtlinien.
Festlegen einer hierarchischen DFT-Methodik über IP, Subsysteme und SoC hinweg.
Steuern von Anforderungen an die Testbarkeit in Architektur- und Mikroarchitektur-Reviews.
Definieren von Scan-Partitionierung, Testzugangsmechanismen, Kompressionsstrategie und Testmodi.
Definieren der Fertigungstest-, Diagnose- und Ertragsverbesserungsstrategie.
Verantwortlich für DFT-Schätzungen, Planung, Risiken und Zeitpläne.
Bewerten der Testbereitschaft von Drittanbieter-IPs und Integrationsanforderungen.
Leiten von DFT-Design-Reviews und Sign-off-Reviews.
Führen von Kundengesprächen und Bereitstellen von technischer Anleitung.
Mentoring von DFT-Ingenieuren, Leads und Subsystembesitzern.
Steuern der Implementierung von Scan Insertion, EDT/Test Compression, MBIST, LBIST, Boundary Scan, IJTAG/IEEE 1687, OCC, Test Point Insertion, SSN, High-Speed Interface Testing und sicherheitsbewussten DFT-Funktionen.
Beheben komplexer DRC- und Testbarkeitsprobleme.
Sicherstellen der DFT-Konformität in großen Multi-Power- und Multi-Clock-SoCs.
Verantwortlich für die ATPG-Methodik und das Sign-off.
Steuern der Schließung von Stuck-at-, Transition-, Pfadverzögerungs-, zellbasierten und Brückenfehlern.
Analysieren von Abdeckungsverlusten und Implementieren von Verbesserungsstrategien.
Definieren der Methodik zur Generierung von Diagnosemustern.
Überprüfen von Testqualitätsmetriken und Abdeckungszielen.
Definieren der DFT-Verifikationsstrategie.
Überprüfen von DFT-RTL-Verifikation, Gate-Level-Simulationen, Testmodus-Verifikation, Test-Timing-Verifikation, formaler Äquivalenz und DFT-CDC-Anforderungen.
Sicherstellen der Sign-off-Qualität vor dem Tape-out.
Zusammenarbeit mit PD-Teams bei Scan-Kettenoptimierung, OCC-Implementierung, Testuhrarchitektur, Testmodus-Timing-Schließung und Auswirkungen auf die Verdrahtung.
Sicherstellen von DFT-bewusster Floorplanung und Implementierung.
Zusammenarbeit mit Product Engineering und ATE-Teams.
Definieren der Musterübergabestrategie.
Unterstützen der Testermustergenerierung und des Debugs.
Überprüfen von Produktionsprüfungsabläufen.
Leiten von DFT-Debug beim Silicon-Bring-up.
Steuern von Ertragsverbesserungsinitiativen und Diagnoseaktivitäten.
Teilnahme an Machbarkeitsprüfungen, Projekt-Kickoffs, Design-Kickoffs, Architektur-Reviews, Meilenstein-Sign-offs und Überprüfungen des Änderungssteuerungsausschusses.
Verantwortlich für DFT-Lieferqualität, Zeitplan und Kundenverpflichtungen.
Unterstützen der Programmbewertung von Risiken und der Planung von Abhilfemaßnahmen.
Beitragen zur Projektmethodik und zu Best Practices.
Technische Verantwortung für den DFT-Arbeitsbereich in einem schlüsselfertigen SoC-Programm.
Leiten von Teams von 10-50+ DFT-Ingenieuren über verschiedene geografische Standorte hinweg.
Direkte Schnittstelle zu Kundenarchitekten und -management.
Steuern technischer Entscheidungen, die Zeitplan, Qualität und Herstellbarkeit beeinflussen.
Einrichten einer wiederverwendbaren DFT-Methodik, Automatisierung und Best Practices.
Mentoring zukünftiger DFT-Leads und Architekten.

Requirements

18-25 Jahre DFT-Erfahrung.
Mehrere erfolgreiche SoC-Tape-outs.
Expertise in Scan, MBIST, ATPG, EDT/Test Compression, LBIST, Boundary Scan, OCC, DFX-Methodologien.
Starkes Verständnis von RTL Design, SoC Integration, Physical Design, STA, Low Power Architectures, Multi-clock und Multi-power SoCs.
Erfahrung mit fortschrittlichen Knoten (vorzugsweise 16nm und darunter).
Erfahrung mit EDA-Tools wie Synopsys DFT Compiler, Tessent Suite, Modus, TetraMAX/TestMAX, ATPG Tools, Spyglass DFT, PrimeTime, Genus/Design Compiler, Innovus/Fusion Compiler, Verdi.

Desired Qualifications

Automotive (ISO 26262) DFT-Methodologien.
Sicherheits- und Abdeckungsanalyse.
Fortschrittliche Verpackungs-/Chiplet-Teststrategien.
Erfahrung im Silicon-Debug und bei der Ertragssteigerung.
Erfahrung mit Analog/Mixed Signal DFT (PLL, DDR, MIPI, ADC/DAC, SerDes, USB).

Benefits

HCLTech bietet die Möglichkeit, Ihr Potenzial zu entfalten und Ihre Karriere voranzutreiben.
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Skills

RTL DesignSoC IntegrationPhysical DesignSTALow Power ArchitecturesScanMBISTATPGEDT/Test CompressionLBISTBoundary ScanOCCDFXDFT CompilerTessent SuiteModusTetraMAXSpyglassPrimeTimeDesign CompilerInnovusFusion CompilerVerdi

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